チップ製造プロセスの完全な説明（2/2）：ウェーハからパッケージとテストまで - ニュース-VETEK Semiconductor Technology Co.、Ltd

チップ製造プロセスの完全な説明（2/2）：ウェーハからパッケージングとテストまで

各半導体製品の製造には数百のプロセスが必要であり、製造プロセス全体が8つのステップに分かれています。ウェーハ処理 - 酸化 - フォトリソグラフィ - エッチング - 薄膜の堆積 - 相互接続 - テスト - パッケージ.

ステップ5：薄膜の堆積

Thin film deposition

チップ内にマイクロデバイスを作成するには、薄膜の層を継続的に堆積させ、エッチングで余分な部品を削除し、別の異なるデバイスにいくつかの材料を追加する必要があります。各トランジスタまたはメモリセルは、上記のプロセスを段階的に構築されます。ここで私たちが話している「薄膜」は、通常の機械処理方法では製造できない厚さ1ミクロン（μm、100万分の1メートル）の「フィルム」を指します。必要な分子ユニットまたは原子ユニットをウェーハに含むフィルムを配置するプロセスは、「堆積」です。

多層半導体構造を形成するには、最初にデバイスをスタックする必要があります。つまり、薄い金属（導電性）フィルムと誘電体（絶縁）フィルムの複数の層をウェーハの表面に積み重ねてから、繰り返しエッチングプロセスを介して3次元構造を形成するために過剰な部分を除去する必要があります。堆積プロセスに使用できる技術には、化学蒸気堆積（CVD）、原子層堆積（ALD）、および物理蒸気堆積（PVD）が含まれ、これらの手法を使用した方法は、乾燥と湿潤堆積に分けることができます。

化学蒸着（CVD）

化学蒸着では、前駆体ガスは反応室で反応して、ウェーハの表面に付着した薄膜とチャンバーから汲み上げられた副産物を形成します。血漿強化化学蒸気堆積は、プラズマを使用して反応物ガスを生成します。この方法は反応温度を低下させ、温度に敏感な構造に最適です。プラズマを使用すると、堆積の数を減らすことができ、多くの場合、高品質のフィルムをもたらすことができます。

Chemical Vapor Deposition(CVD)

原子層堆積（ALD）

原子層の堆積は、一度に少数の原子層のみを堆積させることにより、薄膜を形成します。この方法の鍵は、特定の順序で実行される独立したステップを循環し、適切な制御を維持することです。前駆体でウェーハ表面をコーティングすることが最初のステップであり、その後、前駆体と反応してウェーハ表面に望ましい物質を形成するために異なるガスが導入されます。

Atomic Layer Deposition(ALD)

物理的蒸気堆積（PVD）

名前が示すように、物理的な蒸気堆積とは、物理的な手段による薄膜の形成を指します。スパッタリングは、アルゴンプラズマを使用してターゲットから原子をスパッタリングし、ウェーハの表面に堆積して薄膜を形成する物理的な蒸気堆積方法です。場合によっては、堆積したフィルムは、紫外線熱処理（UVTP）などの技術を通じて治療および改善できます。

Physical Vapor Deposition(PVD)

ステップ6：相互接続

半導体の導電率は、導体と非伝導器（つまり、絶縁体）の間であり、電気の流れを完全に制御できます。ウェーハベースのリソグラフィ、エッチング、および堆積プロセスは、トランジスタなどのコンポーネントを構築できますが、電力と信号の送信と受信を可能にするために接続する必要があります。

金属は、導電率のため、回路の相互接続に使用されます。半導体に使用される金属は、次の条件を満たす必要があります。

・低抵抗率：金属回路は電流を通過する必要があるため、その中の金属の抵抗は低いはずです。

・熱化学的安定性：金属材料の特性は、金属相互接続プロセス中は変わらないままでなければなりません。

・高い信頼性：統合された回路技術が開発するにつれて、少量の金属相互接続材料でさえ、十分な耐久性が必要です。

・製造コスト：最初の3つの条件が満たされたとしても、材料コストは高すぎて大量生産のニーズを満たすには高すぎます。

相互接続プロセスは、主にアルミニウムと銅の2つの材料を使用しています。

アルミニウム相互接続プロセス

アルミニウム相互接続プロセスは、アルミニウムの堆積、フォトレジストの用途、露出、開発から始まり、その後、酸化プロセスに入る前に過剰なアルミニウムとフォトレジストを選択的に除去するためにエッチングします。上記の手順が完了した後、相互接続が完了するまでフォトリソグラフィ、エッチング、および堆積プロセスが繰り返されます。

その優れた導電率に加えて、アルミニウムはフォトリトグラフ、エッチング、堆積物も簡単です。さらに、酸化膜に低コストと良好な接着があります。その欠点は、腐食が簡単で融点が低いことです。さらに、アルミニウムがシリコンと反応し、接続の問題を引き起こすのを防ぐために、ウェーハからアルミニウムを分離するために金属堆積物を追加する必要があります。この堆積物は「バリア金属」と呼ばれます。

アルミニウム回路は堆積によって形成されます。ウェーハが真空チャンバーに入ると、アルミニウム粒子によって形成された薄膜がウェーハに付着します。このプロセスは「蒸気堆積（VD）」と呼ばれます。これには、化学蒸気堆積と物理的蒸気堆積が含まれます。

Aluminum Interconnection Process

銅相互接続プロセス

半導体プロセスがより洗練され、デバイスサイズが縮小するにつれて、アルミニウム回路の接続速度と電気特性はもはや適切ではなく、サイズとコストの両方の要件を満たす新しい導体が必要です。銅がアルミニウムを置き換える最初の理由は、抵抗が低いため、デバイス接続速度が高速化できることです。銅は、電流がアルミニウムよりも金属を流れるときの金属イオンの動きにより、電気駆動により耐性があるため、より信頼性が高くなります。

ただし、銅は化合物を簡単に形成することはなく、蒸発してウェーハの表面から除去することが困難です。この問題に対処するために、銅をエッチングする代わりに、必要に応じてtrenchとVIAで構成される金属ラインパターンを形成し、前述の「パターン」を銅で埋めるために、「ダマセン」と呼ばれるプロセスを実現するために、誘電体材料を堆積させます。

銅原子が誘電体に拡散し続けると、後者の絶縁が減少し、銅原子がさらなる拡散を妨げるバリア層を作成します。次に、薄い銅種子層がバリア層に形成されます。このステップにより、電気めっきが可能になります。これは、高アスペクト比パターンが銅で充填されています。充填後、過剰な銅は金属化学機械的研磨（CMP）によって除去できます。完了後、酸化物膜を堆積させることができ、過剰なフィルムはフォトリソグラフィーとエッチングプロセスによって除去できます。上記のプロセスは、銅の相互接続が完了するまで繰り返す必要があります。

Challenges associated with copper interconnects

上記の比較から、銅相互接続とアルミニウムの相互接続の違いは、過剰な銅がエッチングではなく金属CMPによって除去されることであることがわかります。

ステップ7：テスト

テストの主な目標は、半導体チップの品質が特定の基準を満たしているかどうかを確認し、欠陥のある製品を排除し、チップの信頼性を向上させることです。さらに、テストされた欠陥製品はパッケージステップに入りません。これにより、コストと時間を節約できます。 Electronic Die Sorting（eds）は、ウェーハのテスト方法です。

EDSは、ウェーハ状態の各チップの電気的特性を検証するプロセスであり、それにより半導体収量が改善されます。 EDSは、次のように5つのステップに分けることができます。

01電気パラメーター監視（EPM）

EPMは、半導体チップテストの最初のステップです。このステップでは、半導体積分回路に必要な各デバイス（トランジスタ、コンデンサ、ダイオードを含む）をテストして、電気パラメーターが標準を満たすことを確認します。 EPMの主な機能は、測定された電気特性データを提供することです。これは、半導体製造プロセスと製品性能の効率を改善するために使用されます（欠陥のある製品を検出しないため）。

02ウェーハ老化テスト

半導体の欠陥率は、2つの側面、つまり、製造欠陥の割合（初期段階では高い）とライフサイクル全体の欠陥率から得られます。ウェーハ老化テストとは、特定の温度とAC/DC電圧下でウェーハをテストすることを指し、初期段階で欠陥がある可能性のある製品、つまり潜在的な欠陥を発見することで最終製品の信頼性を改善することを調べます。

03検出

老化テストが完了した後、半導体チップをプローブカードでテストデバイスに接続する必要があり、次に、ウェーハで温度、速度、モーションテストを実行して、関連する半導体機能を確認できます。特定のテスト手順の説明については、テーブルをご覧ください。

04修理

問題のあるコンポーネントを交換することでいくつかの欠陥チップを修復できるため、修理は最も重要なテストステップです。

05ドッティング

電気テストに失敗したチップは、前のステップで整理されていますが、それらを区別するためにマークを付ける必要があります。過去には、欠陥のあるチップを特別なインクでマークして肉眼で識別できるようにする必要がありましたが、システムはテストデータ値に従って自動的にソートします。

ステップ8：パッケージ

以前のいくつかのプロセスの後、ウェーハは等しいサイズの四角いチップ（「シングルチップ」とも呼ばれます）を形成します。次に行うべきことは、切断して個々のチップを取得することです。新しくカットされたチップは非常に壊れやすく、電気信号を交換できないため、個別に処理する必要があります。このプロセスは、半導体チップの外に保護シェルを形成し、電気信号を外側と交換できるようにするパッケージングです。パッケージングプロセス全体は、5つのステップ、つまりウェーハソーイング、シングルチップアタッチメント、相互接続、成形、パッケージングのテストに分割されます。

01ウェーハソーイング

ウェーハから数え切れないほどの密に配置されたチップをカットするには、厚さがパッケージングプロセスのニーズを満たすまで、ウェーハの背面を慎重に「粉砕」する必要があります。粉砕後、半導体チップが分離されるまで、ウェーハの筆記線に沿って切断できます。

ウェーハソーイングテクノロジーには、ブレード切断、レーザー切断、プラズマ切断の3種類があります。ブレードダイシングとは、摩擦の熱と破片になりやすいウェーハを切断するためにダイヤモンドブレードを使用して、ウェーハを損傷することです。レーザーダイシングは精度が高く、厚さまたは小さなスクライブライン間隔でウェーハを簡単に処理できます。プラズマダイシングはプラズマエッチングの原理を使用するため、Scribe Lineの間隔が非常に小さい場合でも、この技術も適用できます。

02シングルウェーハアタッチメント

すべてのチップがウェーハから分離された後、個々のチップ（シングルウェーハ）を基板（リードフレーム）に取り付ける必要があります。基質の機能は、半導体チップを保護し、外部回路と電気信号を交換できるようにすることです。液体または固体テープの接着剤を使用して、チップを取り付けることができます。

03相互接続

チップを基板に取り付けた後、電気信号交換を達成するために、2つの接点ポイントを接続する必要もあります。このステップで使用できる2つの接続方法があります。薄い金属ワイヤを使用したワイヤー結合と、球状の金ブロックまたはスズブロックを使用したフリップチップ結合です。ワイヤボンディングは従来の方法であり、フリップチップボンディングテクノロジーは半導体製造をスピードアップできます。

04モールディング

半導体チップの接続を完了した後、温度や湿度などの外部条件から半導体積分回路を保護するために、チップの外側にパッケージを追加するには成形プロセスが必要です。必要に応じてパッケージ型が作られた後、半導体チップとエポキシ成形化合物（EMC）を金型に入れて密封する必要があります。密閉されたチップは最終的なフォームです。

05パッケージングテスト

すでに最終フォームを持っているチップは、最終的な欠陥テストにも合格する必要があります。最終テストに入る完成した半導体チップはすべて、完成した半導体チップです。それらはテスト機器に配置され、電気、機能、速度テストの電圧、温度、湿度などのさまざまな条件を設定します。これらのテストの結果は、欠陥を見つけ、製品の品質と生産効率を改善するために使用できます。

パッケージングテクノロジーの進化

チップサイズが減少し、パフォーマンスの要件が増加するにつれて、過去数年間でパッケージングが多くの技術革新を受けました。一部の将来のパッケージング技術とソリューションには、ウェーハレベルのパッケージング（WLP）、バンピングプロセス、再分配層（RDL）テクノロジーなどの従来のバックエンドプロセスへの堆積の使用、およびフロントエンドウェーハの製造のためのエッチングおよびクリーニング技術が含まれます。

Packaging technology evolution

高度なパッケージとは何ですか？

従来のパッケージでは、各チップをウェーハから切り取って型に入れておく必要があります。ウェーハレベルのパッケージ（WLP）は、ウェーハにまだチップを直接パッケージ化することを指す、高度な包装技術の一種です。 WLPのプロセスは、最初にパッケージ化およびテストし、次にフォームされたすべてのチップを一度にウェーハから分離することです。従来のパッケージと比較して、WLPの利点は生産コストが低いことです。

高度なパッケージは、2Dパッケージ、2.5Dパッケージ、3Dパッケージに分割できます。

小さい2Dパッケージ

前述のように、パッケージングプロセスの主な目的には、半導体チップの信号を外側に送信することが含まれ、ウェーハに形成されるバンプは、入出力信号を送信するための接点です。これらのバンプは、ファンインとファンアウトに分かれています。以前のファン型はチップ内にあり、後者のファン型はチップ範囲を超えています。入力/出力信号I/O（入力/出力）を呼び出し、入力/出力の数はI/Oカウントと呼ばれます。 I/Oカウントは、パッケージング方法を決定するための重要な基盤です。 I/Oカウントが低い場合、ファンインパッケージが使用されます。チップサイズはパッケージング後もあまり変化しないため、このプロセスはチップスケールパッケージング（CSP）またはウェーハレベルのチップスケールパッケージ（WLCSP）とも呼ばれます。 I/Oカウントが高い場合、通常はファンアウトパッケージが使用され、信号ルーティングを有効にするためにバンプに加えて再配布層（RDL）が必要です。これは「ファンアウトウェーハレベルのパッケージ（FOWLP）」です。

2D packaging

2.5Dパッケージ

2.5Dパッケージングテクノロジーは、2種類以上のチップを単一のパッケージに入れることができ、信号を横方向にルーティングできるため、パッケージのサイズとパフォーマンスを向上させることができます。最も広く使用されている2.5Dパッケージング方法は、シリコンインターポーザーを介してメモリとロジックチップを単一のパッケージに入れることです。 2.5Dパッケージには、スルーシリコンバイアス（TSV）、マイクロバンプ、ファインピッチRDLなどのコアテクノロジーが必要です。

2.5D packaging

3Dパッケージ

3Dパッケージングテクノロジーは、2種類以上のチップを単一のパッケージに入れることができ、信号を垂直にルーティングできるようにします。このテクノロジーは、より小さく、より高いI/Oカウント半導体チップに適しています。 TSVは、I/Oカウントが高いチップに使用でき、ワイヤボンディングは低I/Oカウントのチップに使用でき、最終的にはチップが垂直に配置される信号システムを形成できます。 3Dパッケージに必要なコアテクノロジーには、TSVおよびマイクロバンプテクノロジーが含まれます。

これまでのところ、半導体製品の製造の8つのステップ「ウェーハ処理 - 酸化 - フォトリソグラフィ - エッチング - 薄膜堆積 - 相互接続 - テスト - パッケージング」が完全に導入されています。「砂」から「チップ」まで、Semiconductor Technologyは「Turning Stonesを金に変える」という実際のバージョンを実行しています。

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